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3.2 整数加法运算的HDL描述
本节将使用VHDL和Verilog HDL语言描述有符号整数和无符号整数的加法运算。整数加法运算块的符号如图3.1所示。
图3.1 整数加法运算块的符号
本节将使用VHDL语言描述无符号整数的加法运算。在描述无符号整数的加法运算时，需要考虑进位标志位和加法运算的范围。
1.无符号整数加法运算的VHDL描述
无符号整数加法运算的VHDL描述如代码清单3-1所示。
代码清单3-1 无符号整数加法运算的VHDL描述
注 ：读者可以定位到本书所提供资料的\fpga_dsp_example\integer_add_vhdl\unsigned_add路径中，打开该设计。
2.无符号整数加法运算的Verilog HDL描述
无符号整数加法运算的Verilog HDL描述如代码清单3-2所示。
代码清单3-2 无符号整数加法运算的Verilog HDL描述
注 ：读者可以定位到本书所提供资料的\fpga_dsp_example\integer_add_verilog\unsigned_add路径中，打开该设计。
无符号整数加法运算的仿真结果如图3.2所示。很明显，当两个8位的二进制数相加时，需要9位的二进制数保存运算结果。其中，最高位保存进位标志位，剩余的8位用于保存和。
图3.2 无符号整数加法运算的仿真结果
思考与练习3-1 ：对无符号整数加法运算的仿真结果进行分析。
思考与练习3-2 ：在Vivado 2017.2环境下，打开对无符号整数加法HDL描述综合后的Schematic，查看所生成的逻辑结构，并对该结构进行分析（要注意LUT的作用）。
与无符号整数的加法运算相比，有符号整数的加法运算复杂一些。在实现上需要考虑下面3种情况：
（1）一个正数和一个负数相加，不会产生溢出。
（2）一个正数和一个正数相加，如果结果为负数，则产生溢出。
（3）一个负数和一个负数相加，如果结果为正数，则产生溢出。
1.有符号整数加法运算的VHDL描述
有符号整数加法运算的VHDL描述如代码清单3-3所示。
代码清单3-3 有符号整数加法运算的VHDL描述
注 ：读者可以定位到本书所提供资料的\fpga_dsp_example\integer_add_vhdl\signed_add路径中，打开该设计。
2.有符号整数加法运算的Verilog HDL描述
有符号整数加法运算的Verilog HDL描述如代码清单3-4所示。
代码清单3-4 有符号整数加法运算的Verilog HDL描述
注 ：读者可以定位到本书所提供资料的\fpga_dsp_example\integer_add_verilog\signed_add路径中，打开该设计。
有符号整数加法运算的仿真结果如图3.3所示。从图3.3中可知，测试向量给出了两个操作数都是正数、都是负数，以及一个操作数是正数，另一个操作数是负数的4种情况。
图3.3 有符号整数加法运算的仿真结果
思考与练习3-3 ：对有符号整数加法运算的仿真结果进行分析。
思考与练习3-4 ：在Vivado 2017.2环境下，打开对有符号整数加法运算的HDL描述综合后的Schematic，查看所生成的逻辑结构，并对该结构进行分析（注意LUT的作用）。