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本节将介绍Vivado集成设计环境的主界面。启动Vivado集成设计工具后，进入Vivado 2018.1主界面，如图2.8所示，该界面内的所有功能图标按组分类。下面对Vivado主界面进行详细说明。
图2.8 Vivado 2018.1主界面
1.Quick Start
1）Create Project（创建工程）
该选项用于打开创建新工程向导，用于指导设计者创建不同类型的工程。设计者也可以通过使用该向导，导入通过PlanAhead工具所创建的工程（.ppr扩展名）或者通过ISE设计套件所创建的工程（.xise扩展名）。
2）Open Project（打开工程）
打开浏览器，设计者可以打开Vivado集成环境工程文件（.xpr扩展名）。
注
读者也可以通过在图2.8所示界面、右侧的“Recent Projects”窗口下单击工程名来打开相应的工程。“Recent Projects”窗口下显示最后10个以前打开的工程，默认地给出10个最近打开的工程。
注
如果读者想改变所列出的最近打开工程的数目，可以在图2.8给出的Vivado 2018.1主界面的主菜单下“Recent Projects”执行菜单命令【Tools】→【Settings】，出现如图2.9所示的“Settings”对话框。在该对话框左侧的窗口中，单击“Project”标签，在“Settings”对话框右侧的窗口下方的“Recent”分组下找到“Number of recent projects to list”（列出最近的工程的个数）选项，通过其右侧的下拉框，修改所列出最近打开的工程数量。
图2.9 “Settings”对话框
3）Open Example Project（打开实例工程）
如图2.10所示，给出了可以打开的示例工程的类型。其中：
（1）BFT，小的RTL工程。
（2）CPU（HDL），大的、混合语言RTL工程。
（3）CPU（Synthesized），大的、综合的网表工程。
（4）Wavegen（HDL），小的工程，包括3个嵌入的IP核。设计者可以使用这个设计学习使用集成IP核的方法。
（5）Base Zynq UltraScale+MPSoC，提供了基于UltraScale+MPSoC设计的模板，并可以在所选择的器件上生成嵌入式设计模板。
（6）Base MicroBlaze，提供了基于MicroBlaze设计的模板，并可以在所选择的器件上生成嵌入式设计模板。
（7）Base Zynq，提供了基于Zynq设计的模板，并可以在所选择的器件上生成嵌入式设计模板。
图2.10 可以打开的示例工程的类型
2.Tasks
1）Manage IP（管理IP）
设计者可以创建一个IP位置，用于远程配置和管理IP。这样，允许从不同的设计工程和源控制管理系统访问它们。通过Vivado IP目录，设计者可以浏览和定制交付的IP，以及打开已经存在的IP容器。
2）Open Hardware Manager（打开硬件管理器）
允许设计者快捷地打开Vivado集成的下载和调试器界面。这样，允许将设计编程到器件中。通过该工具所提供的Vivado逻辑分析仪和Vivado串行I/O分析仪特性，设计者可以对设计进行调试。例如，设计者可以将ILA、VIO和JTAG-AXI核添加到设计中，用于在Vivado逻辑分析仪中进行调试，或者从Xilinx IP目录中使用IBERT示例设计，以及Vivado串行I/O分析仪对设计中的GT进行测试。
3）Xilinx Tcl Store（Xilinx Tcl商店）
Xilinx Tcl商店是Tcl代码开源容器，用于在Vivado设计套件中进行FPGA的设计。Tcl商店提供了对来自多个不同来源的多个脚本与工具的访问，它们用于解决不同的问题和提高设计效率。设计者可以安装Tcl脚本，也可以通过贡献Tcl脚本与其他人分享经验。
3.Information Center
1）Documentation and Tutorials（文档和教程）
打开Xilinx的教程和支持设计数据。
2）Quick Take Videos（快速打开视频）
打开Xilinx视频教程。
3）Release Notes Guide（发布注释向导）
打开Vivado Design Suite Release Notes、Installtion和Licensing Guide文档。