传统的数字逻辑电路的设计方法，通常是根据设计要求，抽象出状态图，并对状态图进行化简，以求得到最简逻辑函数式，再根据逻辑函数式设计出逻辑电路。这种设计方法在电路系统庞大时，就显得设计过程烦琐且有难度，因此人们希望有一种更高效且方便的方法来完成数字电路的设计，这种需求推动了电子设计自动化技术（Electronic Design Automatic，EDA）的发展。所谓电子设计自动化技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言HDL（Hardware Description Language）描述的设计文件，自动完成逻辑、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA的工作范围很广，涉及IC设计、电子电路设计、PCB设计等多个领域，本书介绍的内容仅限于数字电子电路的自动化设计领域。

下面我们以图2-1所示的数据选择器为例介绍如何采用硬件描述语言设计数字电路，实现电子设计自动化。

【例2.1】 2选1的数据选择器的VHDL描述。

在这段程序中，黑体字部分的语句描述的功能和图2-1所示的功能完全一致，并且很容易理解。因此用HDL语言来设计数字电路是非常方便的，并且也已成为目前电子设计的主流。本例中所采用的HDL语言为VHDL，即VHSIC（Very High Speed Integrated Circuit）Hardware Description Language，VHDL语言最初是于1981年由美国国防部为解决所有电子产品存档而提出的一种统一标准语言，1983年至1985年，由IBM、TI等公司对VHDL进行细致开发，1987年成为IEEE 1076'87标准（VHDL87）。1993年，修订版IEEE 1076'93出台（VHDL93）。随后，IEEE分别提出IEEE 1076.3（可综合标准）和IEEE 1076.4（VITAL标准），以解决可综合VHDL描述在不同EDA厂商之间的移植问题，以及ASIC/FPGA的门级库描述问题。

另一种使用广泛的HDL语言就是Verilog语言，最早由GATEWAY设计自动化公司于1981年提出，并提供相应的Verilog仿真器。1985年，仿真器增强版Verilog-XL推出。CADENCE公司于1989年收购Gateway公司，并于1990年把Verilog语言推向市场，而保留了Verilog-XL的所有权。1995年，Verilog成为IEEE 1364标准。

就标准而言，两种语言并无优劣、先后可言。至于设计者采用哪种语言，与设计者的习惯、喜好以及当前EDA、FPGA行业的支持有关。本章主要对VHDL语言进行介绍，本书后面的设计实例也是以VHDL的设计为主。除此之外，还有其他的HDL语言，例如ABEL、AHDL等，由于使用范围有限，不再做介绍。

与其他硬件描述语言相比，VHDL语言在行为描述方面的能力较强，设计方法灵活，有良好的可读性；VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必理会最终设计实现的目标器件是什么，从而进行独立的设计，与工艺无关，生命期长；VHDL语句的行为描述能力和程序结构决定了它具有支持大规模设计的分解的功能和已有设计的再利用功能，易于共享；VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 YSrioWgGb0GGc78z/CpX465uJ/cCt8C30KS/jUwH/7qjzu6nDIrVNBo1jFImd+tn