1.3 必备的课程理论知识

通过前两个小节的学习可知，集成电路设计是一门综合性的学科，它包含了电路设计、电路仿真与分析、半导体器件与物理、半导体材料与加工工艺及版图设计与验证等多门课程，在设计过程中还会涉及多种计算机辅助设计工具。下面对集成电路设计所必备的理论知识进行简要介绍。

这部分内容主要包括半导体材料的电学特性，MOS晶体管的结构、工作原理和电流电压特性，二极管和双极型晶体管的工作原理和电压特性，电阻、电容及其他元器件的特性，集成电路加工工艺等。

1．半导体材料

固体按其导电性质可分为导体、绝缘体和半导体。导体 (如金属)中含有大量的自由电子，如果在导体中存在电压，这些自由电子就可以自由运动，所以导体具有良好的导电性。绝缘体 (如橡胶)中没有自由电子，电子被原子紧紧地束缚，不能自由运动。正是由于这些电子不能运动，所以绝缘体不导电，或者说其导电能力非常差 (几乎不导电)。而半导体的导电能力介于导体和绝缘体之间，其英文名称为semiconduc-tor, semi在英文中是准、半、部分的意思，conductor是导体的意思，合起来就是半导体。重要的半导体材料主要有硅(Si)、锗 (Ge)和砷化镓 (GaAs)等。硅是集成电路制作中应用最广泛的半导体材料，占整个电子材料的95%左右，人们对它的研究最为深入，工艺也最为成熟，集成电路中大多使用硅材料来制备电子器件。

半导体材料的导电能力是可以控制和人为干预的，例如，可以通过向半导体材料中添加其他原子 (称为杂质)来控制半导体材料的导电类型和电阻率。正是由于这个优点，半导体材料的应用越来越广泛。

本征半导体是指没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其他任何原子，因此是纯净的。严格意义上的本征半导体并不存在，因为半导体的制备过程中，晶格结构的缺陷是不可避免的，当然可以通过改进工艺来将缺陷降低至很小；而且在制备过程中，其他杂质的掺入也是不可避免的，因此通常将无人为因素掺入杂质的半导体称为本征半导体。

在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴。由于电子和空穴是成对产生的，因此两者的浓度相等，用 n ₀ 表示电子的浓度，用 p ₀ 表示空穴的浓度，于是有

式中， n _i 为本征载流子浓度。实验表明，本征载流子浓度与禁带宽度、温度都有关。禁带宽度越大， n _i 越小，温度越高， n _i 越大。温度为300K时，硅的本征载流子浓度 n _i =1.5×10 ¹⁰ cm ^-3 ，这个浓度还是比较低的，因此本征半导体的导电能力很弱。而且由于本征载流子的浓度随温度的变化而迅速变化 (指数次幂变化)，因此采用本征半导体材料来制备集成电路，其性能是不稳定的，通常制备集成电路都是采用掺有适量杂质的半导体，即掺杂半导体。

实际的半导体材料中，总是含有一定量的杂质，这些杂质的掺入可以在单晶半导体材料的制备过程中直接完成，也可以在半导体材料制备完成后通过后续工艺来完成。由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定的，而是受控于材料中所掺入的杂质 (包括杂质的数量和类型)。在半导体中可以掺入各种各样的杂质，但为了更好地控制半导体材料的导电性，通常掺入元素周期表中的Ⅲ、Ⅴ族元素。在元素周期表中，半导体材料属于Ⅳ族元素，Ⅲ、Ⅴ族元素与半导体材料在原子半径、外层电子数和原子量等方面都比较接近，因此通常掺入Ⅲ、Ⅴ族元素来控制半导体材料的导电性。

用来掺杂的Ⅲ族元素主要包括硼 (B)和铝 (Al), Ⅲ族元素的杂质原子最外层只有3个价电子，其代替硅或锗原子形成4个共价键，就必须从其邻近的硅或锗原子的共价键上夺取一个电子，这样就产生了一个空穴，而该杂质原子由于接受了一个电子而成为带负电的离子。因为这种杂质在硅或锗中能接受电子从而产生空穴，所以称为受主杂质或P型杂质 (P是英文Positive的首字母)，而掺杂了P型杂质的半导体则称为P型半导体。P型半导体是利用空穴来导电的。

用来掺杂的V族元素主要包括磷 (P)和砷 (As), V族元素的杂质原子最外层有5个价电子，其代替硅或锗原子形成4个共价键时，只需要拿出4个价电子同4个邻近硅或锗原子共用就可以了，这样在杂质原子的最外层还剩余一个价电子，而该杂质原子由于施放出了一个电子而成为带正电的离子。因为这种杂质在硅或锗中能施放电子，所以被称为施主杂质或N型杂质 (N是英文Negative的首字母)，而掺杂了N型杂质的半导体则称为N型半导体。N型半导体是利用电子来导电的。

电子和空穴两者的极性相反，电量相等。

用于制作集成电路芯片的半导体材料称为衬底(Substrate)材料，通常为圆形，也可称为晶圆，其掺杂类型和掺杂浓度是固定的。正是因为衬底的掺杂类型是固定的(P型或者N型)，所以制作CMOS集成电路时，必须使用阱结构。阱结构通常与衬底掺杂类型相反，这样就可以在一个晶圆上同时制作PMOS晶体管和NMOS晶体管了。

知识要点： 典型的CMOS集成电路制造工艺包括单阱、双阱和三阱工艺。

单阱工艺就是在集成电路制造工艺中只使用一种阱结构，N阱或者P阱。双阱工艺就是在集成电路制造工艺中同时使用N阱和P阱。三阱工艺就是在集成电路制造工艺中，在P阱的下方再制作一个N阱，该N阱的存在使得NMOS晶体管的衬底可以连接不同的电位。

2．MOS晶体管

MOS场效应晶体管 (Metal Oxidation Silicon Field Effect Transistor, MOSFET，简称MOS晶体管)是一种表面场效应器件，是靠多数载流子 (电子或空穴)来传输电流的器件。根据导电类型的不同，如果MOS晶体管利用电子来传输电流，则该MOS管属于N型MOS晶体管，简称NMOS管；如果MOS管利用空穴来传输电流，则该MOS管属于P型MOS晶体管，简称PMOS管。二者的剖面结构如图1.4所示。MOS晶体管具有面积小、功耗低、器件尺寸可等比例缩小、制作成本低等优点，已经成为集成电路设计中最重要的组成部分。

图1.4 (a)为NMOS管的结构，NMOS管制作在P型硅衬底(P substrate)上(或P阱中)，有两个重掺杂的N ⁺ 区，分别称为源区 (source, S)和漏区 (drain, D)，源区和漏区的物理结构是相同的，两者的区别在于电位不同。在源区和漏区之间的P型硅上有二氧化硅薄层，该二氧化硅薄层起到绝缘的作用，称为栅氧化层。在二氧化硅上有一导电层，称为栅极(gate, G)，栅极通常用重掺杂的多晶硅制成。

源区和漏区与衬底的导电类型相反，这样源区、漏区与衬底交界处都存在PN结 (图中未画出)，这两个PN结的反向偏置是保证MOS晶体管正常工作的基础。源区和漏区之间的区域称为导电沟道 (简称沟道)，通常用 L 表示沟道的长度，用 W 表示沟道的宽度。 W / L 称为宽长比，这是集成电路版图设计中最重要的参数。在NMOS管的源漏之间加偏压后，将电位低的一端称为源区，而电位较高的一端称为漏区，电子由源区经过沟道流向漏区，而电流方向由漏区流向源区。

图1.4 (b)为PMOS管的结构，PMOS管制作在N型硅衬底(N substrate)上(或N阱中)，有两个重掺杂的P ⁺ 区，同样分别称为源区 (source, S)和漏区 (drain, D)，源区和漏区也是靠电位来区别的。在PMOS管的源漏之间加偏压后，将电位高的一端称为源区，而电位低的一端称为漏区，空穴由源区经过沟道流向漏区，而电流方向也是由源区流向漏区。综合NMOS与PMOS管可知，载流子从源区流出，流入漏区。

在图1.4中，PMOS管和NMOS管还分别存在一个重掺杂的N ⁺ 区和P ⁺ 区，这两个区分别称为PMOS管和NMOS管的体区或衬底(bulk or body, B)，其作用为控制MOS管的衬底电位。通过图1.4可知，MOS管为四端器件，存在源极(S)、漏极(D)、栅极(G)和衬底(B)共4个电极。

知识要点： 在进行MOS晶体管版图设计时，千万不要忘记MOS晶体管的衬底电极。MOS晶体管的版图结构包括源极、漏极、栅极和衬底4个部分。

MOS场效应晶体管是把输入电压变化转化为输出电流变化的器件。场效应晶体管的增益用跨导衡量，定义为输出电流变化与输入电压变化之比。场效应晶体管得名于利用它的栅极在绝缘层上施加电压来影响晶体管沟道中的电流流动。

为了更好地理解MOS场效应晶体管的工作原理，我们首先分析一种比较简单的MOS电容器件。如图1.5所示，MOS电容器件由两个电极组成：一个是金属，另一个是杂质硅，它们之间通过一层薄氧化层分隔开。金属电极形成栅极，而半导体区构成体区 (有时也称为背栅)，栅极与体区之间的绝缘氧化层称为栅绝缘。图1.5中所示器件的衬底是由轻掺杂的P型硅构成的。通过把衬底接地，栅极接不同的电压，来说明MOS电容的电学特性。

图1.5(a)中MOS电容的栅极电压为0V。如果忽略金属栅和半导体体区之间的电子势能差，则在绝缘氧化层中不存在电场。所以绝缘氧化层下的体区的载流子浓度基本不变。如果在栅极加上一正电压，即栅极相对于体区正偏的情况，如图1.5(b)所示，由于栅极上存在正电压，则在MOS电容器件中存在电场，方向从栅极指向体区。该电场的存在使得多子 (空穴)被驱离体区的表面，形成耗尽层。随着偏压的进一步增加，少子 (电子)将被拉至体区表面并出现一个薄层，就如同出现了一层掺杂类型相反的硅。这种掺杂极性的反转称为反型，而反型的硅层 (简称反型层，inversion layer)构成导电沟道。随着栅电压的继续增强，更多的电子在体区表面积累，沟道的反型将加剧。沟道刚开始形成时的电压称为阈值电压。可以理解为当栅极与背栅之间电压差小于阈值电压时不会形成沟道，而栅极与背栅之间电压差大于阈值电压时将有沟道形成。图1.5(c)是MOS电容的栅极相对于体区反偏的情况。此时电场反向，它把空穴吸引至体区表面，而将电子驱离。此时硅表面的掺杂显得更重，因此器件处于堆积状态，堆积了大量的空穴。

将关于MOS电容特性的分析应用于NMOS场效应晶体管上。如图1.6所示，保持栅极、绝缘氧化层和体区不变。在栅极的两侧分别增加了重掺杂的区域，这两个区域一个构成源区，另一个构成漏区。假设源区、漏区和体区都接地，只要栅极和体区之间的电压差不超过阈值电压，就不会形成沟道。此时即使源区和漏区之间存在电压差，由于源区和漏区与体区形成的两个PN结是背靠背的，那么在源区和漏区之间也不会存在电流。如果栅极和体区之间的电压差超过阈值电压，那么在绝缘层下面就会形成沟道。这个沟道就像一个连接漏区和源区的N型硅薄层，此时如果在源区和漏区之间存在电压差，则导电沟道的存在将允许电子从源区通过沟道流向漏区，从而形成源漏电流 I _DS 。

同样，PMOS管是由轻掺杂的N型体区和重掺杂的P型源区、漏区构成的。如果该晶体管的栅极相对于体区正偏，那么体区表面将吸引电子而排斥空穴。此时硅表面积累电子，不会形成沟道。如果栅极相对于体区偏压为负，那么空穴被吸引到表面，从而形成沟道，因此PMOS管的阈值电压为负。一般情况下，NMOS管的阈值电压为正，而PMOS管的阈值电压为负。

对于NMOS管，当栅源电压 V _GS 大于阈值电压 V _T 时，器件开始导通；而对于PMOS器件，当 V _GS 的绝对值大于阈值电压的绝对值时，器件开始导通。对于MOS管，阈值电压是非常重要的参数，控制着MOS管的导通与截止。MOS管的阈值电压等于在衬底与源极相连的情况下形成沟道所需的栅源电压。如果栅源电压小于阈值电压，就不会形成沟道，MOS管关闭。

衬底电位会影响阈值电压。以NMOS管为例，如果源极电位不等于衬底电位，就会发生体效应 (也称背栅效应)。体效应会导致阈值电压的改变。

MOS管的电流-电压特性指的是在不同的栅源电压 V _GS 条件下MOS管的源漏电流 I _DS 和源漏电压 V _DS 之间的关系。

根据不同的栅源电压和不同的源漏电压，MOS管的工作区域可分为截止区、线性区和饱和区。以NMOS管为例，MOS管在不同工作区域下的电流电压公式为

式中， μ _n 为电子的迁移率； C _ox 为单位面积栅氧化层电容； 为MOS管的宽长比； V _TH 为MOS管的阈值电压； λ 为沟道长度调制系数。

对于模拟集成电路来说，MOS管的宽长比是最重要的参数，通过调整不同的宽长比来使电路达到需要的性能指标，而且宽长比也是进行MOS管版图设计时需要考虑的第一要素。

由式(1-2)可知，对于MOS管来说，当栅源电压小于阈值电压时，MOS管处于截止区，器件关闭，没有源漏电流。当栅源电压大于阈值电压时，MOS管开启，在此基础上，如果 V _DS ＜ V _GS - V _TH ，则MOS管工作于线性区 (也称为晶体管区或非饱和区)，此时源漏电压较低，MOS管表现出类似于电阻的特性，源漏电流随着源漏电压线性增加；如果 V _GS - V _TH ＜ V _DS ，则MOS管工作于饱和区，此时源漏电压较高，由于存在沟道夹断现象，源漏电流几乎稳定成一不变的值 (忽略沟道长度调制效应，即 λ =0)。当MOS管工作于饱和区时，源漏电流与源漏电压无关，此时完全可以通过栅极电压来控制MOS管的源漏电流，这是非常方便的，因此在进行模拟电路的设计分析时通常都会要求MOS管工作于饱和区。

式(1-2)表示的是NMOS管的电流-电压特性，对于PMOS管也有类似的表达式。

NMOS管的电流电压特性曲线如图1.7所示。在图1.7中，共有4条曲线，对应4个不同的 V _GS ，从下到上 V _GS 不断增加。对于每一条曲线，当 V _DS ≤ V _GS - V _T 时，MOS管处于线性区 (Linear Region)，即点画线的左侧；当 V _DS ＞ V _GS - V _T 时，MOS管处于饱和区 (Saturation Region)，即点画线的右侧。通过图1.7可以看出，随着 V _GS 的增加，电流 I _DS 增加；当 V _GS 确定时，随着 V _DS 的增加，电流 I _DS 增加。如果不考虑沟道长度调制效应，曲线在饱和区将是平的，如图1.7中饱和区中的虚线所示。如果考虑沟道长度调制效应，曲线在饱和区将是斜的，而且这些斜线的反向延长线将与横坐标轴 ( V _DS )交于1/ λ 点。

3．二极管

二极管的主要构成部分是PN结。PN结是很多半导体器件的重要组成部分。例如， PN结可以构成二极管；PN结还可以实现MOS晶体管和衬底之间的隔离，该隔离的有效性是保证MOS晶体管正常工作的基础。PN结的性质集中反映了半导体导电性能的特点：半导体内存在N、P两种类型的载流子，载流子存在漂移、扩散和产生-复合三种运动形式。

如图1.8所示，在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结 (简称结)。图1.8 (a)表示P型区和N型区接触之前各自的状态，P型区中有大量过剩的空穴，而N型区中有大量过剩的电子。图1.8 (b)表示P型区和N型区接触后在交界面形成PN结。当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。同样，一些电子也从N型区扩散到P型区中。需要注意的是，PN结形成的必要条件是存在不同类型载流子的漂移与扩散。

图1.8表明，当P型区和N型区相接触时存在多数载流子的扩散运动，即空穴从P型区扩散到N型区，而电子从N型区扩散到P型区中，该扩散运动的产生是由电子和空穴的浓度差造成的。由于P区中的空穴向N区扩散，在P区将留下带负电的电离受主，形成一个带负电 (负离子)的区域；N区中的电子向P区扩散，在N区将留下带正电的电离施主，形成一个带正电 (正离子)的区域；这样在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区，如图1.9所示。在空间电荷区内，载流子的浓度远小于正、负离子的浓度，可以看作电子和空穴都被“耗尽”了，因此也可以把空间电荷区称为耗尽区或势垒区。

在空间电荷区内由于存在正、负离子，因此将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。自建电场的存在会推动带正电的空穴沿电场方向做漂移运动，即由N区向P区运动推动，同时会推动带负电的电子沿电场的相反方向做漂移运动，即由P区向N区运动。这样在空间电荷区内，自建电场引起的电子和空穴的漂移运动的方向与电子和空穴各自扩散运动的方向正好相反。在P型区和N型区刚开始接触时，空间电荷的数量较少，自建电场较弱，此时扩散运动大于漂移运动。随着扩散的进行，空间电荷数量开始不断增加，自建电场也变得越来越强，漂移运动变强，而扩散运动却由于P型区和N型区载流子的浓度不断接近而变弱，这样直到载流子的漂移运动和扩散运动相互抵消 (两者大小相等，方向相反)时，空间电荷区达到动态平衡，此时称为PN结的平衡状态。当PN结处于平衡状态时，载流子并不是静止不动的，而是扩散和漂移的动态平衡，空间电荷的数量达到动态平衡。

由于PN结内存在自建电场，因此PN结的电压电流特性与外加电压的方向有关。在P区加正电压，而在N区加负电压，称为正向偏置(或正向偏压)；在P区加负电压，而在N区加正电压，则称为反向偏置(或反向偏压)。PN结的正向偏置与反向偏置的电压电流特性是不同的。

当在PN结上加正向偏压时，由于外加电压方向与自建电场方向相反，削弱了空间电荷区中的自建电场，扩散和漂移运动之间的相对平衡被打破，载流子的扩散运动超过了漂移运动。PN结的正向偏置如图1.10所示，与平衡状态的PN结相比较，此时空间电荷区的宽度减少，电子将从N区扩散到P区，空穴将从P区扩散到N区，成为非平衡载流子，正向偏置PN结的这一现象称为PN结的正向注入效应。无论是从N区注入P区的电子，还是从P区注入N区的空穴，它们都是非平衡载流子，主要是以扩散方式运动。虽然它们运动的方向相反，但由于所带电荷的符号也相反，因此两者的电流方向是相同的，都是从P区流向N区，这两股电流共同构成了PN结的正向电流。

当在PN结上加反向偏压时，由于外加电压方向与自建电场方向相同，这相当于增强了空间电荷区中的自建电场，扩散和漂移运动之间的相对平衡被打破，载流子的漂移运动超过了扩散运动。PN结的反向偏置如图1.11所示，与平衡状态的PN结相比较，此时空间电荷区的宽度增加了。N区中的空穴一旦到达空间电荷区的边界，就要被电场拉向P区，而P区中的电子一旦到达空间电荷区的边界，就被电场拉至N区，这称为PN结的反向抽取效应。反向偏置PN结对N区和P区少子的抽取形成了PN结反向电流，一般称为反向漏电流 (leakage current)。反向漏电流非常小，通常在fA (1f=10 ^-15 )数量级。

可以证明，当反向偏压不是很大时，PN结的反向漏电流先随着反向偏压的增加而迅速增加，然后就不再随反向偏压的变化而变化了，这时可以把反向电流看作趋近于一饱和值，因此有时也把反向漏电流称为反向饱和电流。反向抽取效应使边界少数载流子浓度减少，并随反向偏压的增加而迅速趋于零，由于边界处少子浓度的变化量最大也不会超过平衡时的少子浓度，因此PN结反向电流随反向电压的增长而增加并很快趋于饱和。

PN结的反向偏压并不是可以无限增大，当PN结的反向偏压达到某一电压 V _B 时，反向漏电流会突然急剧增加，这种现象称为PN结的击穿 (反向击穿)，发生击穿时的电压称为击穿电压。击穿电压是PN结的一个重要电学性质，提供了PN结所能承受的反向偏压的上限。在击穿现象中，反向电流增大的基本原因不是载流子迁移率的增大，而是载流子数目的增大。PN结的击穿机制主要包括热电击穿、雪崩击穿和隧道击穿。其中热电击穿属于不可恢复的击穿，它将造成PN结的永久性损坏，因此器件应用时应尽量避免此类击穿。雪崩击穿和隧道击穿属于可恢复击穿，反向偏压撤掉后，PN结将恢复原样，没有物理损伤。

综合PN结的正向偏置和反向偏置， PN结的电压-电流特性如图1.12所示。

通过分析PN结的正向偏置和反向偏置可知，PN结具有单向导电性，即正向导通，反向截止。这是它最基本也是最重要的性质。PN结 (或二极管)的单向导电性可以实现整流、电压钳位等功能。在集成电路版图设计中二极管多用于静电保护，避免静电放电对芯片内部的损坏。

知识要点： 二极管的版图结构包括两个电极——P极（或阳极）和N极（阴极）。

4．双极型晶体管

双极型晶体管是半导体器件中较为通用的一种，之所以称为双极型是因为这种晶体管在工作时，同时利用电子和空穴这两种载流子，就好像存在两个电极，一个吸引电子，另一个吸引空穴，故称为双极型。双极型晶体管在电路中的主要作用包括电流放大器、电压放大器、电压基准源、振荡器、非线性信号处理器和功率开关等。近些年来，随着CMOS工艺的流行，绝大部分数字逻辑都采用CMOS电路，大部分模拟电路也采用CMOS电路，但双极型晶体管仍是模拟电路中的重要组成部分。

双极型晶体管的工艺和CMOS工艺相比具有两个突出优点：一是高的跨导，二是优越的器件匹配。双极型晶体管的跨导等于集电极电流变化与发射结电压变化的比值，双极型晶体管的跨导正比于发射极电流，而与发射结面积无关。即使面积很小的双极型晶体管，只要电流足够大，就会具有高跨导。高跨导使得可通过小的发射结电压变化获得大的集电极电流变化。而对于MOS晶体管，在很小电流的情况下，MOS晶体管能保持比较适中的跨导，所以MOS电路更适用于低功耗设计。然而随着电流的增大，由于具有高跨导使得双极型晶体管变得更具吸引力。双极型晶体管的高跨导也改善了发射结电压的匹配性。成比例的双极型晶体管能够生成非常精确的微分电压，这是构成大多数电压和电流参考源的基础，而MOS参考源即使经过非常细心的设计制造也很难与双极型晶体管相媲美。

双极型晶体管具有的高的跨导和优越的器件匹配使得双极型电路速度更快、精度更高。尽管与MOS晶体管相比，双极型晶体管具有明显的优点，但是越来越多的人们还是不愿采用双极型晶体管设计电路。这是因为和CMOS电路相比，双极型电路具有功耗大、失效机制多、易受温度梯度影响、面积大等缺点。

Bi CMOS工艺将高密度CMOS工艺和高性能双极型工艺相结合，Bi CMOS工艺越来越广泛的应用确保了双极型晶体管在未来的模拟电路中仍将扮演重要的角色。

双极型晶体管是由两个相距非常近的PN结构成的。双极型晶体管可分为NPN和PNP型两种，如图1.13所示。图1.13 (a)为NPN型晶体管的结构示意图，其中，第一个N区为发射区，一般是重掺杂的，用N ⁺ 表示，由该区引出的电极称为发射极(emitter, e)；中间的P区称为基区，基区通常非常薄，由基区引出的电极称为基极(basic, b)；第二个N区为集电区，由集电区引出的电极称为集电极(collector, C)。在发射区和基区之间的PN结称为发射结，如图中下方虚线所示；在集电区和基区之间的PN结称为集电结，如图中上方虚线所示。图1.13 (b)为PNP型晶体管示意图，PNP晶体管3个电极和2个PN结与NPN晶体管是完全对应的，而3个区的掺杂情况与NPN型晶体管刚好相反。

以NPN型晶体管为例来说明双极型晶体管的工作原理。双极型晶体管有两个PN结，为了使其能正常工作，发射结必须正偏，由于PN结的正向导通电压约为0.7V，所以发射结的正向偏压大约需要0.8V，而在集电结上施加一数值较大的反向偏压，如5-0.8=4.2(V)，如图1.14所示。

在图1.14中，由于发射结正向偏置，电子开始从发射区漂移至基区。由于基区非常薄，小于少子 (电子)的扩散长度，所以漂移至基区内的电子不会停止运动，而是依靠扩散运动至集电结附近，并被反向偏置的集电结空间电荷区的电场拉至集电区内，最后从集电极流出。由于在整个器件上跨接了更高的电压，所以那些流进正向偏置发射结的电流大部分都流入了顶部的集电区，而其他一小部分电流将从发射区流至基区，并从基极流出。这时输出电流受基极输入电流的控制，具有放大作用。

对于双极型晶体管来说，基区必须制作得非常薄，小于少子的扩散长度。如果基区的宽度远大于少子的扩散长度，那么从发射区进入基区的电子将不再向集电区流动，而只是从基极流出，这时双极型晶体管的作用等效于二极管，不再起到电流放大的作用。同样，如果发射结的正向偏置电压小于0.8V，双极型晶体管也不会工作。

双极型晶体管在工作的时候，其基极一定存在电流，尽管这是我们所不希望的。如果利用双极型晶体管来搭建数字逻辑门电路，那么该电路在任何时候都存在一个固定的静态电流，而且门电路的开关速度越快，需要的电流就越多。双极型晶体管的功耗较大，而CMOS电路的静态功耗很小，几乎为零。

双极型晶体管的版图结构包括基极、集电极和发射极三部分。

5．电阻

在物理学中，用电阻 (Resistance)来表示导体对电流阻碍作用的大小。导体的电阻越大，表示导体对电流的阻碍作用越大。不同的导体，电阻一般不同，电阻是导体本身的一种特性。电阻元件是对电流呈现阻碍作用的耗能元件。电阻是集成电路设计中的一个重要组成部分，其在电路设计中的作用主要为限流和分压。对于一个完整的电路设计，电阻是不可或缺的。

根据欧姆定律可知，电流流经导体时，会在导体两端产生电压降，即

式中， V 为导体两端的电压降，单位为V; I 为流经导体的电流，单位为A; R 为导体的电阻值，单位为Ω。导体的电阻值与构成导体的材料的特性有关，有的材料导电能力很强，而有的材料导电能力较差。通常用电阻率来表示材料的导电能力，电阻率越大，其导电能力就越差。

如图1.15所示，一块电阻率为 ρ ，长度为 L ，宽度为 W ，厚度为 t 的均匀导体薄膜材料，其电阻值可以表示为

式中，长度 L 沿薄膜材料平面内电流的方向；宽度 W 沿薄膜材料平面内与长度相垂直的方向；厚度 t 沿与长度和宽度都垂直的方向。

集成电路中包含了多种类型的材料，如多晶硅、二氧化硅、金属、扩散层等，其中多晶硅、金属和扩散层都可以作为制作电阻的材料。在集成电路中，这些材料通常都被制作成薄层的形式，即在图1.15中，厚度 t 非常小。对于一个确定的集成电路工艺，可以认为每一层薄膜材料的厚度是常数，具体值由集成电路工艺决定，与版图设计无关。由于电阻率是材料的固有属性，因此对于版图设计者来说，只能控制电阻的长度和宽度。

将公式(1-4)进行进一步变化可以得到

式中， ，为方块电阻，单位为Ω/□; 为方块数。

通过公式(1-5)可知，电阻的阻值可以用方块电阻乘以方块数得到，其中方块电阻与工艺有关，可通过查工艺手册或设计手册得到。方块数不一定是整数，可以含有小数。长和宽相等的电阻包含一个方块 (即正方形)，其电阻值为一个方块电阻；长是宽2倍的电阻包含两个方块，其电阻值为两个方块电阻。

方块电阻也称为薄层电阻。对于相同的集成电路工艺，同一材料的方块电阻是相同的。有了方块电阻的概念，我们就不必再考虑材料的厚度了，只需关心材料的长度和宽度就可以了。由于版图设计是利用平面作图方法，因此只考虑长和宽对于电阻的版图设计是非常方便的，通过控制电阻的长和宽即可控制方块数，从而控制电阻值。

需要大家注意，通过公式(1-4)可知，2μm×2μm的正方形电阻和4μm×4μm的正方形电阻的阻值是相同的。当然这一切都是以集成电路工艺不变为前提的。如果集成电路工艺发生变化，材料的厚度发生变化，那么方块电阻也会发生变化。在电阻的版图设计中，方块电阻的数值是非常重要的，可通过集成电路工艺手册来获得。不同工艺，方块电阻的数值通常不同。

集成电路芯片设计就是利用集成电路工艺在硅片上沉积并去除各种薄膜材料，最终形成电路结构。同样，在硅片上沉积的每种材料都有其确定的电阻率。因此对集成电路芯片设计来说，电阻的版图设计这个问题就转变为“如何利用集成电路工艺流程中硅片上已有的各种薄膜材料来实现电阻版图”，这里已有的薄膜材料通常为多晶硅、有源区和金属。

知识要点： 集成电路中的电阻通常由某种薄膜材料构成。在确定该材料的方块数时，切记长度 L 为薄膜材料平面内沿电流方向的尺寸，而宽度 W 为薄膜材料平面内与长度相垂直方向的尺寸。

6．电容

电容是集成电路设计中的一个重要组成部分，作为一种无源元件，电容在电路中的主要作用为耦合交流信号、构建延迟和相移网络等。对于一个完整的电路设计，电容是不可或缺的。

电容器是一种能够存储一定量电荷 (即一定数目电子)的器件。电容器储存电荷的能力称为电容，电容的单位是法拉 (简称法)。电容器经常被简称为电容，尽管有时会引起混淆。

电容器由两个金属极板，中间夹有绝缘材料 (电介质)构成。由于电容器能够存储电荷，所以电容器的两个电极之间就存在电压。电容器两个电极之间的电压 V 和电容器存储的电荷 Q 之间的关系为

式中， C 为电容，单位为法 (F)。1F是一个非常大的电容值，大多数分立电路使用的电容都在几皮法 (pF,1pF=10 ^-12 F)至几千微法 (μF,1μF=10 ^-6 F)范围内。

电容存储静电场能量，通常体积较大。在集成电路中，很难实现几百皮法的电容，通常可以实现几飞法至几皮法的电容。

由于集成电路是平面加工工艺，所以在集成电路中所有的电容都是平板电容。平板电容的电容值可由下式计算：

式中， C 为电容，单位为F; A 为两块导电平板的重叠面积，单位为cm ² ; t 为两平板之间的距离 (即电介质的厚度)，单位为cm; ε _r 为相对介电常数，无量纲； ε ₀ =8.85×10 ^-14 F/cm ² ，为真空介电常数。

通过公式(1-7)可知，电容由电介质的厚度、介电常数及两块平板相互覆盖部分的面积决定，其中介电常数是衡量电介质质量的常数。如果想要得到大的电容，可以利用介电常数大的材料或减小电介质的厚度。某些材料的介电常数很大，如钛酸钡锶，其相对介电常数可达几千，但该材料的制作成本太高，应用范围有限。减小电介质的厚度可以增大电容，但当电介质的厚度减小时，电介质内部的电场强度会增加，太大的电场强度会导致介质击穿，从而隔离失效。在一定工作电压下，电介质的厚度有一最小值，低于最小值则不能保证电介质的有效隔离。

利用公式(1-7)，假设平板电容采用二氧化硅作为电介质，其厚度为20nm，相对介电常数为4，如果需要得到100pF的电容，则两平板的重叠面积至少应该为0.056mm ² 。这个数值对于特征尺寸越来越小的大规模集成电路来说实在是太大了。在集成电路中想要集成几百皮法的电容是比较困难的，因为那将占用大量的芯片面积。

知识要点： 电容与平板的面积成正比。通常，芯片制造厂商会提供单位面积电容参数，利用该参数乘以极板的面积即可得到电容值。

7．集成电路加工工艺

近年来，通信业、信息业、计算机业等产业取得了迅速的发展，这一切都要归功于微电子工业的发展。集成电路是最重要的微电子产品，其发展水平已经成为代表一个国家科技发展水平的重要标志。集成电路制造工艺是一项复杂而又高精度的制造工艺，是实现半导体硅片至集成电路芯片的桥梁。

1)硅片制备

硅、锗和砷化镓都是集成电路产品中使用较多的半导体衬底材料。其中，锗材料最早被使用，现在已经很少使用了；砷化镓材料主要用于高频、高速模拟电路的衬底材料及光电应用的微电子产品；硅材料与锗和砷化镓相比，具有原材料充分、密度低、热学性能好、力学性能好等优点，因此成为集成电路应用最广泛的半导体材料，无论是在大规模、超大规模集成电路上还是大功率器件上，都普遍采用硅材料作为衬底材料。人们对硅的研究最为深入，硅片的制备工艺也最为成熟。

集成电路通常采用硅材料制备，制备集成电路的硅材料必须是非常“完美”的单晶，而自然界中的硅元素通常都是以化合物的形式存在的，并不是以单质的形式存在的，因此必须经过冶金提炼等多道工序才能获得硅单晶材料。

石英砂 (又称硅石)的主要成分是二氧化硅，由于石英砂在地球上的存在非常普遍，因此可利用石英砂来制备硅单晶材料。石英砂首先通过冶炼得到冶金级硅，冶金级硅中硅的含量为98%～99%，其中还含有铁、铝、碳、铜等杂质，所以冶金级硅也称为粗硅。粗硅的纯净度低及晶体结构的无序性使其并不适用于制备单晶材料，于是再经过酸洗、蒸馏等一系列提纯方法得到高纯度的多晶硅 (纯度达到99.9999999%，即11N)，也称为电子级多晶硅，其纯度越高，制备的单晶硅晶格才越完整。虽然电子级多晶硅的纯度较高，但仍然属于多晶材料。最后利用熔融的多晶硅拉制出单晶硅。利用熔融多晶硅制备单晶硅的方法主要有直拉法、磁控直拉法和悬浮区熔法。

直拉法是比较常用的制备单晶材料的方法，是由切克劳斯基 (Czochralski)在1918年发明的，因此由熔融多晶硅中拉制出单晶硅的方法也称为Czochralski法，简称CZ法。如图1.16所示，该方法采用一个装有电子级多晶硅的石英坩埚，用加热器将坩埚的温度升高至1420℃左右使硅融化 (硅的熔点为1417℃)。然后将一小块籽晶伸入坩埚中，拉杆再缓慢提升，提升速度约为10μm/s，这样由于冷凝将在液体-固体的交界面处生长出单晶硅。所制备的单晶硅通常是圆柱形的，因此也称为硅锭。在提升的过程中，拉杆与坩埚均不停地缓慢旋转且二者的旋转方向相反，这样可间接地对坩埚内的熔体进行搅拌，并使坩埚内的温度均匀。惰性气体起到保护的作用，防止硅的高温氧化。

籽晶是制备单晶硅必不可少的种子。籽晶作为晶核必须首先保证其晶格完好，表面无氧化层、无划伤。籽晶作为复制样本，使得拉制出的单晶硅的晶向与籽晶的晶向相同，而且籽晶的存在使得熔体向晶体转化的势垒降低，于是单晶硅的拉制变得相对容易。

CZ法需要精确控制晶体的尺寸。在拉制初期通常先快速提拉形成颈部，颈部的直径在2～3 mm，因此快速提拉过程也称为缩颈；然后逐渐放慢速度使得单晶硅达到所需的直径，该过程称为放肩；最后匀速拉制出等直径的单晶硅硅锭，该过程如图1.17所示。缩颈是直拉法中比较重要的步骤。在单晶制备初期，在籽晶与熔体交界面处错位与表面划痕等缺陷较多，缩颈能够终止这些缺陷向晶体内部延伸，缩颈的长度大于3 mm即可满足要求。通常使用具有自动控制系统的单晶炉来制备单晶硅。

磁控直拉法 (Magnetism CZ, MCZ)是在直拉法的基础上发展起来的。由于存在地球引力及温度差的作用，使得坩埚内的熔体产生对流，对流不但会将坩埚表面的氧带入到熔体内，而且使得生长出的硅锭表面有条纹，影响晶体的均匀性。如果在单晶炉上施加一强磁场，利用磁场产生的洛伦兹力来抑制熔体对流的产生，就会减少氧的掺入，保证单晶硅生长环境的稳定性，硅锭表面无条纹，晶体均匀性好。因此，磁控直拉法能够生长出无氧、高阻、均匀性好的大直径单晶硅锭。但由于必须产生强磁场，所以磁控直拉法的设备相对复杂，生产成本也较高。

悬浮区熔法 (Frozen Z, FZ)是一种无坩埚的生长方法，是将多晶硅锭和单晶籽晶分别由卡具夹持并反向旋转，利用高频加热器在两者连接处产生悬浮的熔融区，多晶硅锭连续地通过熔融区并融化，然后由于冷凝在熔体-晶体的交界面处转化为单晶。悬浮区熔法与直拉法和磁控直拉法相比，不存在坩埚，因此没有坩埚带来的污染，能够制备出高纯度、高阻、高品质的单晶硅锭。单晶硅锭再经过切断、滚圆、定晶向、切片、倒角、研磨、腐蚀、抛光、清洗和检验等多个步骤制作出硅片。

2)氧化工艺

氧化工艺指的是在硅片表面上生长二氧化硅 (SiO ₂ )薄膜的工艺方法，由于工艺温度高 (900～1200℃)，所以有时也称为热氧化工艺。

如果将硅片暴露在空气中，在常温下其表面就会生长一薄层二氧化硅。由于常温下的氧化速度非常慢，而且生成的氧化层也太薄了，因此通常需要在高温下进行硅的热氧化。在现代集成电路工艺中，氧化是必不可少的工艺手段。

二氧化硅在集成电路中有极其重要的作用，二氧化硅与硅之间的完美界面特性成就了集成电路的硅时代。热氧化生长的二氧化硅与硅的界面特性非常完美，图1.18为利用透射电子显微镜 (Transmission Electron Microscope, TEM)拍摄的在单晶硅表面热氧化生长的二氧化硅薄膜照片，照片的上半部分为二氧化硅，下半部分为硅。从图1.18中可以看出，二氧化硅与硅的交界面非常完整，原子分布连续，结合紧密，几乎没有缺陷。这种完美的界面特性使得二氧化硅非常适合作为集成电路结构的一部分，如MOS场效应晶体管的栅氧。

二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。二氧化硅薄膜的作用：作为器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。

(1)二氧化硅可以作为器件的组成部分，例如，MOS场效应晶体管栅极下面的介质层就是由二氧化硅薄膜构成的，这层二氧化硅薄膜也称为栅氧。如图1.19所示，图中有两条白色虚线，虚线的左上部分为多晶硅 (Polysilicon)，多晶硅作为MOS场效应晶体管的栅极。虚线的右下部分为硅衬底，两条虚线之间的部分为二氧化硅薄膜，作为栅极下面的介质层，厚度很薄，只有0.8 nm (栅氧厚度小于3个原子层)。由于栅氧的厚度很薄，所以必须要求栅氧的致密度非常高，这样才能保证足够的绝缘强度。

(2)二氧化硅的另一个重要作用是对某些杂质能起到掩蔽作用。由于某些杂质在二氧化硅中的扩散系数要远小于在硅中的扩散系数，从而可以实现选择扩散，即二氧化硅保护了某些区域，避免了杂质的进入。例如，在离子注入工艺中，需要对某些区域选择性地注入杂质，而其他区域不需要注入杂质，这时就可以使用二氧化硅来作为掩蔽膜。如图1.20所示，有二氧化硅存在的区域受到保护，杂质不能进入，杂质进入了没有二氧化硅保护的区域。正是由于二氧化硅的制备与离子注入、光刻等工艺相结合，才出现了平面工艺并推动了集成电路的迅速发展。

(3)二氧化硅可以作为金属互连层之间的绝缘介质。随着集成电路技术的发展，集成电路的规模不断提高。单层金属互连系统已经无法满足需要，多层互连金属系统可以在更小的芯片面积上实现相同的功能，从而提高集成度，因此多层金属互连技术已经成为集成电路发展的必然要求。多层金属互连系统由金属导电层和绝缘介质层构成，在不同的金属导电层之间，可以使用二氧化硅作为绝缘介质层。

(4)二氧化硅还可以作为隔离工艺中的绝缘介质。在集成电路制造中，各元件之间必须进行电学隔离。以CMOS集成电路工艺为例，每个MOS场效应晶体管与衬底之间依靠PN结隔离，但在PMOS管和NMOS管之间需要介质隔离。CMOS的介质隔离工艺主要包括硅局部氧化隔离 (Local Oxidation of Silicon, LOCOS)和浅槽隔离 (Shallow Trench Isolation, STI)。这两项工艺都利用二氧化硅作为绝缘介质，实现元件之间的电学隔离，如图1.21所示。

(5)二氧化硅还可以作为钝化保护膜。集成电路芯片制造完毕后，需要在其表面沉积一层钝化膜，起到保护芯片表面，避免划伤、沾污、化学腐蚀等作用。常用的钝化保护膜有二氧化硅和氮化硅 (Si ₃ N ₄ )。

制备二氧化硅的工艺有很多，主要包括热氧化、化学气相沉积和物理气相沉积。热氧化制备二氧化硅就是在高温和氧化物质 (氧气或水蒸气)存在的条件下，在硅片表面上生长出所需厚度的二氧化硅。采用热氧化工艺制备的二氧化硅，其质量好，物理化学稳定性高，工艺重复性好。热氧化已经成为制备二氧化硅的最常用的工艺方法。

3)掺杂工艺

集成电路中的掺杂工艺就是将一定数量的某种杂质 (硼、磷和砷等元素)掺入到半导体衬底材料中，以改变衬底的电学特性，并使掺入杂质的数量、分布形式和深度等都满足要求。掺杂工艺包括扩散和离子注入。

扩散是一种自然现象，是微观粒子普遍的运动形式。如果存在杂质浓度梯度，那么运动的结果将是使浓度分布趋向于均匀。扩散工艺是集成电路中基本的工艺之一，指的是在高温 (1000℃左右)及有特定杂质气氛条件(N型或P型杂质)下，杂质以扩散方式进入衬底的确定区域，实现衬底定域、定量掺杂或形成PN结的工艺方法，也称为热扩散。

杂质原子进入半导体材料中有两种扩散方式：一种是杂质原子占据硅原子的位置，称为替位式扩散；另一种是杂质原子位于晶格间隙中，称为间隙式扩散。集成电路工艺常用的硼、磷和砷等杂质在硅中的扩散都是替位式扩散。在集成电路工艺中，杂质在硅中的扩散通常有两种方式：恒定表面源扩散和限定表面源扩散。

离子注入指的是将离子化的杂质用电场加速射入衬底(靶材料)，离子受到靶原子阻止而停留其中，通过高温退火激活注入杂质并恢复晶格的掺杂工艺。离子注入是非平衡的物理过程，离子进入靶中受到核碰撞和电子碰撞两种机制的影响。注入离子在靶中的分布与注入离子的能量、性质和靶的具体情况等因素都有关。在入射离子进入靶时，每个离子的运动都是无规则的，但是对于大量以相同能量入射的离子来说存在统计规律性，可以利用J.Lindhard、Scharf和H.E.Schiott等人在1963年提出的离子注入杂质原子分布理论 (简称LSS理论)来计算平均投影射程 (注入深度)和平均掺杂浓度。离子注入是集成电路中重要的定域、定量掺杂工艺，它在很多方面都优于扩散方法，已经成为标准的集成电路掺杂工艺。

集成电路制造的很多工序都采用离子注入技术来完成，如隔离工序中防止寄生沟道的沟道阻断注入、调整阈值电压的沟道掺杂注入、CMOS阱的形成及有源区 (源区、漏区)的形成等主要工序都是靠离子注入来完成的。

离子注入技术可以用来实现隔离工序中防止寄生沟道的沟道阻断注入。如图1.22所示，在P型衬底上制作了两个NMOS场效应晶体管，为了保证正常工作，这两个NMOS管相邻的有源区必须保证电学隔离。可是如果在相邻的有源区之间存在多晶硅连线或金属连线，那么在此区域将形成一个寄生晶体管，一旦这个寄生晶体管导通，那么相邻有源区的隔离将失效。为了保证隔离始终有效，可以利用离子注入技术，提高在相邻有源区之间区域的掺杂浓度，这样即使形成了寄生晶体管，该管子的阈值电压也是很高的，使该寄生晶体管永远不能开启，从而保证隔离的有效性。

离子注入技术可以用来调整MOS场效应晶体管的阈值电压。阈值电压是MOS场效应晶体管非常重要的参数，阈值电压的控制对于集成电路来说非常重要，随着芯片特征尺寸的降低，要求阈值电压也随之降低；而且“自然”形成的MOS管的阈值电压通常不符合人们的要求。利用离子注入工艺可以实现对MOS管阈值电压的控制，使之符合人们的要求。

离子注入技术可以形成CMOS集成电路中的阱和有源区。对于P衬底N阱工艺来说，为了保证和衬底的电学隔离，PMOS晶体管需要制作在N阱内，这个N阱的形成就可以利用离子注入工艺来完成，如图1.23所示，深色区域为N阱。同样，MOS管的有源区也可以利用离子注入技术来完成，而且离子注入技术具有横向效应小的优点，有利于有源区面积的减小，从而减小芯片的面积。

注入离子进入靶材料后，经过与靶原子的碰撞而不断损失能量，最终停留在靶材料中的某处。在碰撞过程中，一些靶原子由于受到碰撞而离开晶格位置，形成了空位、间隙原子及晶格畸变等损伤。这些损伤将降低半导体材料的特性，如降低了载流子迁移率、增加了缺陷的数量、增大了PN结的反向漏电流等。而且，注入的离子并不是以替位形式处于晶格位置上，而是处于间隙位置，这样就不具有电活性。因此，为了修复损伤并激活注入杂质，必须对半导体材料进行退火。退火就是在高温及氮、氩气等高纯气体保护下，对离子注入过的半导体材料进行处理。由于半导体处于高温下，原子振动增加，使杂质通过扩散进入替位位置，成为具有电活性杂质，并使部分恢复晶体损伤区域。退火工艺有两个目的：一是恢复晶格缺陷；二是激活杂质，使之具有电活性。退火工艺包括热退火、快速退火、激光退火和电子束退火等方法。

4)薄膜制备工艺

集成电路中的薄膜主要包括半导体薄膜、介质薄膜和金属薄膜，其中，半导体薄膜主要作为微电子分立器件的功能材料和集成电路的栅极材料或电阻材料；介质薄膜主要作为集成电路的隔离材料；金属薄膜主要作为集成电路的互连材料。在集成电路中，薄膜的制备工艺主要有化学气相沉积 (Chemical Vapor Deposition, CVD)和物理气相沉积(Physical Vapor Deposition, PVD)。

(1)化学气相沉积工艺是集成电路工艺中制备薄膜的重要工艺方法，是将气态源材料通入反应器 (或反应室)中，通过发生化学反应在衬底表面进行薄膜沉积。沉积的薄膜是非晶或多晶态，衬底不要求是单晶，只要具有一定平整度、能经受沉积温度即可，这一要求比外延工艺要低。化学气相沉积具有沉积温度低、薄膜成分易于控制、均匀性和重复性好、台阶覆盖好、设备简单等优点。

化学气相沉积工艺主要包括常压化学气相沉积 (Atmosphere Pressure Chemical Vapor Deposition, APCVD)、低压化学气相沉积 (Low Pressure Chemical Vapor Deposition, LPCVD)、等离子增强化学气相沉积 (Plasma Enhanced Chemical Vapor Deposition, PECVD)。

APCVD是集成电路工艺最早使用的化学气相沉积，其沉积过程是在大气压下进行。APCVD系统结构简单，沉积速率快，目前主要用于较厚的介质薄膜的沉积，主要缺点是存在气相反应生成颗粒物的污染。低压化学气相沉积是在APCVD之后出现的，同样也是以热激活方式沉积薄膜的CVD工艺方法。在沉积过程中，反应室的气压在1～100Pa之间，所以称为低压化学气相沉积。LPCVD主要用于介质薄膜的沉积，其台阶性和覆盖性均优于APCVD；其缺点是沉积速率较低且对温度比较敏感。PECVD是利用等离子体技术把电能耦合到气体中，激活并维持化学反应进行薄膜沉积的一种工艺方式。对于APCVD和LPCVD工艺，为了保证化学反应的顺利进行，必须在较高温度下进行。为了降低工艺温度，必须利用其他能源来提高反应速率，从而降低化学反应对温度的敏感， PECVD技术就可以利用等离子体来提高低温下的化学反应速率。PECVD沉积温度低，沉积薄膜的台阶覆盖性和附着性均优于APCVD和LPCVD，但是由于反应是在较低的温度下进行的，所以生成的薄膜质地疏松，薄膜材料的化学配比不好。PECVD技术目前是超大规模集成电路中普遍使用的CVD技术。

(2)物理气相沉积是指利用物理过程实现物质转移，将原子或分子由靶源气相转移到衬底表面形成薄膜的过程，主要包括真空蒸镀和溅射。集成电路制造技术中的大多数金属和金属化合物薄膜多采用物理气相沉积来制备。

① 真空蒸镀是早期用于制备金属薄膜的一种PVD技术，是指在真空条件下，加热蒸发源，使原子或分子从蒸发源中逸出，形成源蒸气流，从而运动至衬底表面并凝结形成薄膜的一种工艺技术。真空蒸镀具有设备简单、易于操作、制备薄膜纯度高、成膜快、生长机理简单等优点，但存在薄膜附着性、工艺重复性和台阶覆盖性不够理想等缺点。

② 溅射是使带有电荷的离子在电场中加速运动，在其具有一定的动能后将其射向靶电极，由于离子具有一定的能量，入射后与靶原子相碰撞从而使靶原子从靶材料中溅射出来，溅射出来的靶原子沿一定方向射向衬底，进而在衬底表面上形成薄膜。溅射是当前集成电路制造技术中制备金属和金属化合物薄膜时常采用的PVD方法，几乎可以制备任何固态薄膜。与真空蒸镀相比较，具有附着性好、台阶覆盖性强、化学成分易控制的优点，但溅射工艺的薄膜沉积速率较低、衬底温度较高、设备复杂、造价较高。

PVD与CVD相比，具有工艺温度低、工艺原理简单、适用于制备各种薄膜的优点，但薄膜的台阶覆盖性、附着性、均匀性都不如CVD。

集成电路加工过程中，作为栅极材料和电阻材料的多晶硅薄膜通常是利用CVD工艺制备的，而作为互连线的金属薄膜通常是采用PVD工艺来制备的。

5)光刻技术

生产出硅片只是集成电路制造的第一步，还有很多工艺步骤需要在硅片上沉积各种各样的薄膜材料并选择性地除去。将沉积的薄膜材料有选择性地除去对于集成电路制造来说非常重要，它是实现各种电路结构的基础。

光刻就是将光刻掩膜版上的几何图形转移到覆盖在半导体表面上的对光照敏感的光刻胶上的工艺过程，是集成电路中一项重要的工艺步骤。利用光刻工艺确定集成电路中的各个区域，如有源区等，进而通过刻蚀工艺实现薄膜材料的选择性除去。由光刻工艺确定的光刻胶的图形并不是集成电路的最终结构，只是图形的复制，必须通过刻蚀工艺将光刻胶上的图形转移到光刻胶下面的材料上。集成电路制造广泛使用光刻技术，在一次集成电路制造工艺流程中，至少要经过10～20个光刻工艺流程，可以说没有光刻技术的进步就没有集成电路的今天。

光刻工艺是一项非常复杂、高精度的集成电路工艺，每一次光刻都由若干个步骤完成。基本的光刻工艺流程主要包括底膜处理、涂胶、前烘、曝光、显影、坚膜、显影检验、刻蚀、去胶和最终检验等步骤，如图1.24所示。

(1)底膜处理。底膜处理是光刻工艺的第一步，其主要目的是对硅片衬底表面进行处理，以增强衬底与光刻胶之间的黏附性。底膜处理的工艺步骤为，清洗硅片衬底，使衬底表面干燥清洁，使光刻胶与衬底表面形成良好的接触；烘干衬底，避免湿气降低光刻胶的黏附性；在衬底表面涂一层增黏剂进行增黏处理，提高衬底与光刻胶的黏附性。

(2)涂胶。涂胶也称为甩胶。首先将硅片放在金属托盘上，利用托盘的真空管将硅片吸住，保证硅片和托盘一起旋转。然后将光刻胶溶液喷洒至硅片表面上，加速旋转托盘，转速通常在3000r/min左右。光刻胶溶液在离心力的作用下由轴心向外飞溅，在旋转过程中光刻胶中的有机溶剂不断挥发，光刻胶薄膜变得干燥。最终由于黏附力的作用有一部分光刻胶均匀地涂抹在衬底表面上，形成光刻胶薄膜。

(3)前烘。涂胶完毕后，在光刻胶薄膜内还存留一定量的有机溶剂，如果此时对光刻胶薄膜进行曝光处理，将会影响图形的尺寸与完好性。因此，涂胶后必须进行前烘，即将涂有光刻胶薄膜的硅片放入高温烘箱中，使光刻胶薄膜中的有机溶剂逸出，保证光刻胶薄膜的干燥。前烘的目的是增加光刻胶与衬底的黏附性，增强光刻胶的光吸收和耐腐蚀能力。

(4)曝光。曝光就是使光刻掩膜版与涂有光刻胶的衬底进行对准，用光源经过光刻掩膜版照射衬底，使接受光照的光刻胶的化学性质发生变化。正胶发生光致分解，即接受光照的正胶将分解，从而在显影过程中被除去；负胶发生光致聚合，即接受光照的负胶将聚合，在显影过程中将保留。

(5)显影。曝光后在光刻胶薄膜上形成了潜在的图形，还必须利用显影工艺将潜在的图形真正地显现出来。显影就是利用显影液对光刻胶薄膜进行处理，使光刻胶上的图形显现出来。

(6)坚膜。坚膜就是在一定温度下，对显影后的硅片进行高温处理。坚膜的温度要高于前烘的温度，坚膜的主要作用是除去光刻胶中的剩余溶剂，提高光刻胶对硅片的黏附力，同时还能提高光刻胶在刻蚀工艺和离子注入工艺过程中的耐蚀性和保护能力。

(7)显影检验。在显影和坚膜之后需要进行光刻工艺的第一次质检，即显影检验。显影检验就是在光学显微镜、扫描电子显微镜或激光系统下检查光刻胶图形是否满足要求。显影检验的内容包括光刻胶图形是否正确；光刻胶是否存在划痕、气泡和条纹等；光刻胶图形的边界是否清楚、线宽是否一致等；对准精度是否满足要求。显影检验的目的主要是保证光刻的合格率，避免光刻工艺产生次品。显影检验是必需的一步工艺，因为经过显影后只是在光刻胶上形成了图形，硅片上还没有形成真正的图形，如果不满足要求，只需要去掉光刻胶然后重新进行上述各步工艺即可。

(8)刻蚀。经过前面的一系列工艺步骤，光刻掩膜版上的几何图形已经转移到光刻胶上了，但并没有形成真正的器件结构。为了制作集成电路元器件，必须将光刻胶上的图形转移到光刻胶下面的材料上。刻蚀可以实现这个目的，完成图形的转移。刻蚀就是利用物理或化学的方法将没有被光刻胶保护的那部分材料除去，从而达到将光刻胶上的图形转移到光刻胶下的材料上的目的。从严格意义上来讲，刻蚀并不是光刻工艺流程中的一步，但却是光刻工艺中不可缺少的，只有将光刻工艺和刻蚀工艺紧密结合才能真正制作出集成电路元器件。

(9)去胶。光刻胶在光刻工艺流程中主要有两个作用：①将光刻掩膜版上的图形转移至硅片衬底上；②刻蚀工艺的掩蔽膜 (保护膜)。当刻蚀工艺完毕后，光刻胶的两个作用已经完成，需要将其除去。去胶就是利用有机溶剂、无机溶剂或等离子体等将光刻胶除去。利用有机溶剂或无机溶剂去胶也称为湿法去胶，利用等离子体去胶也称为干法去胶。

(10)最终检验。最终检验是基本光刻工艺流程的最后一步，主要是利用显微镜或自动检验仪等检查在硅片衬底上形成的图形是否正确，线条宽度是否满足要求，套刻精度是否满足要求。如果一切都满足要求，则将硅片送往下一工艺流程。

在光刻基本工艺流程中，刻蚀之前的所有工艺步骤只是将光刻掩膜版上的图形转移到光刻胶上，此时在硅片上并没有真正的图形存在；刻蚀工艺完成后，光刻掩膜版上的图形才真正地转移到硅片上。

6)刻蚀工艺

刻蚀工艺就是将光刻胶上的图形完整、准确地转移到光刻胶下的衬底材料上，刻蚀工艺在衬底上真正形成了集成电路元器件的图形。

理想的刻蚀工艺应该具有以下特点：良好的各向异性刻蚀，只有垂直刻蚀没有横向钻蚀；良好的刻蚀选择性，对未被光刻胶保护区域的刻蚀速率要远大于侵蚀光刻胶的速率，保证光刻胶掩蔽的有效性，不至于过刻蚀而损坏光刻胶下面的材料；加工容易，批量大，成本低，污染少，适合工业生产。

刻蚀工艺主要包括湿法刻蚀和干法刻蚀两种。湿法刻蚀就是利用合适的化学溶液使未被光刻胶保护的区域的材料分解并转变为可溶于此溶液的化合物，从而达到去除的目的。湿法刻蚀的优点是工艺、设备简单，成本低，而且由于湿法刻蚀是利用溶液和被刻蚀材料的化学反应，因此通过化学溶液的配比和温度的控制，可以得到较好的刻蚀速率和刻蚀选择比 (即只和被刻蚀材料发生化学反应，而与其他材料基本不发生化学反应)。但是由于化学反应不具有方向性，所以湿法刻蚀属于各向同性刻蚀，即沿各个方向的刻蚀速率是一样的。湿法刻蚀的各向同性特性通常会使光刻胶边缘下面的材料也被刻蚀，产生横向钻蚀。横向钻蚀会导致图形线宽失真，在特征尺寸越来越小的今天，这一点几乎不能容忍，因此湿法刻蚀已经逐渐被干法刻蚀所替代。

干法刻蚀就是利用辉光放电产生等离子体及具有高度化学反应的中性原子或自由基，利用这些粒子和被刻蚀材料之间的化学反应达到除去薄膜材料的目的，从而将光刻胶上的图形转移到硅片上。干法刻蚀的纵向刻蚀速率远大于湿法刻蚀 (方向性高)，使得位于光刻胶下面的材料得到较好的保护。但干法刻蚀存在高能粒子对硅片的轰击，硅片上的光刻胶和无光刻胶保护的区域同时受到轰击，因此刻蚀选择性不如湿法刻蚀。干法刻蚀对光刻胶和掩蔽膜的要求也比湿法刻蚀要高。

7)CMOS集成电路基本工艺流程

集成电路芯片制造的工艺流程就是顺次利用以上介绍的各项工艺在硅片上最终实现所设计的电学图形和结构的过程。由于CMOS电路具有面积小、可等比例缩小、功耗低、成本低等优点，CMOS集成电路工艺已经成为当今最重要的集成电路制作技术。CMOS集成电路基本工艺流程几乎涵盖了以上所介绍的所有工艺，图1.25所示为双阱CMOS集成电路基本工艺流程。

在图1.25中，CMOS集成电路基本工艺流程包含了14个步骤，下面对各个步骤的作用进行解释。

(1)N阱注入：利用光刻和刻蚀工艺形成N阱窗口，利用二氧化硅作为离子注入缓冲层，氮化硅作为离子注入掩蔽膜，采用离子注入工艺形成N阱，N阱用于制作PMOS晶体管。

(2)P阱注入：对N阱区域进行保护，光刻和刻蚀形成P阱窗口，同样利用离子注入工艺形成P阱，P阱结构用于制作NMOS晶体管。

(3)场注入：为了避免场区寄生晶体管导通，利用离子注入工艺调整寄生晶体管的阈值电压。

(4)PMOS管阈值注入调整：利用离子注入工艺调整PMOS晶体管的阈值电压，使之符合要求。

(5)NMOS管阈值注入调整：利用离子注入工艺调整NMOS晶体管的阈值电压，使之符合要求。

(6)栅极定义：利用氧化工艺制备栅极氧化层，利用薄膜制备工艺生成多晶硅薄膜，再利用光刻和刻蚀工艺形成多晶硅栅极。

(7)NMOS LDD的形成：为了避免热载流子效应，利用离子注入工艺形成NMOS晶体管的轻掺杂漏极 (Lightly Doped Drain, LDD)结构。

(8)PMOS LDD的形成：同样形成PMOS晶体管的轻掺杂漏极结构。

(9)形成侧墙：在深亚微米工艺中，需要使用TiSi ₂ 结构的多晶硅栅极来降低栅电阻，二氧化硅侧墙的形成可以保证在形成硅化物TiSi ₂ 过程中源、漏区和栅极的有效隔离。

(10)N ⁺ 源漏形成：光刻胶保护N阱区域，光刻和刻蚀形成源漏区窗口，离子注入形成重掺杂N ⁺ 源漏区。

(11)P ⁺ 源漏形成：光刻胶保护P阱区域，光刻和刻蚀形成源漏区窗口，离子注入形成重掺杂P ⁺ 源漏区。

(12)硅化物形成：利用薄膜制备工艺形成Ti薄膜，氮气保护退火形成硅化物TiSi ₂ 。

(13)形成铝线：利用薄膜沉积技术形成金属铝线，互连金属的层数由设计和工艺条件决定。

(14)钝化：利用薄膜制备工艺制作氮化硅Si ₃ N ₄ 薄膜作为集成电路芯片的钝化保护层，钝化保护层可以保护芯片避免划伤，降低芯片对外界环境的敏感性。 OGGaxwY6Lo+l5b2pZt+eblGn9vKtZakBTmh0a7v40EKeDWHa9+CPQVqKYNd4YppX